運放失配設計
圖1 電阻負載運放
根據拉紮維《模擬CMOS集成電路設計》中14.2.1節的推導，電阻負載的運放的直流失調可以表示為式1：
由式(1)可知：
負載電阻失配與晶體管尺寸失配對失調電壓的影響隨著靜態工作點過驅動電壓增大而增大；
閾值電壓失配直接折合到輸入。
因此，在電路設計時，應該設計運放的輸入對管具有更小的過驅動電壓以減小失調。
電流鏡失配設計
根據拉紮維《模擬CMOS集成電路設計》中14.2.1節的推導，電流鏡的電流失配用平均電流值歸一化後可表示為式(2)：
這個結果表示，為了使電流失配最小，必須使過驅動電壓達到最大，這與式(1)結論是相反的，這是因為在平方律公式中，隨著VGS-VTH的增加，閾值電壓的失配對器件電流的影響越來越小。
電流源負載的運放失配設計
對於電流源負載的運放，負載電流源會存在式(2)所示的的電流失配ΔID，其等效到運放的失調電壓為ΔID/gm，對於給定的電流，gm=2ID/(VGS-VTH)，即負載電流源的失配引起的運放輸入失調會隨著輸入對管過驅動電壓的增大而增大。
圖2 電流鏡負載運放
同時考慮運放輸入對管和負載電流鏡晶體管的失配後，如圖2所示運放的輸入失調電壓可表示為式(3):
式(3)可知，在設計運放時，在給定電流下，應該使輸入對管具有更小的過驅動電壓，而使負載電流源晶體管具有更大的過驅動電壓，以此獲得更小的運放輸入失調。
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